1.8.5 工艺参数设计
1.场氧化层厚度TF-Ox
TF-Ox一般是根据场阈值电压UTF来确定的。为了防止寄生MOS管，要求UTF有足够大的值。可以得到：
TF-Ox>εOx(Φms+ΦF-UDD)/QOx+QB
若QOx控制得比较低，或者衬底的掺杂浓度选得比较小，则TF-Ox就要增大。
场阈值电压UTF是决定场区参数的主要依据，为了消除寄生MOS管，在电路中必须要求UTF大于电路中的最高电压。因此要注意场区的介质的选择，常用SiO2（局部氧化生成的）/PSG（磷硅玻璃）或 SiO2（局部氧化生成的）/BPSG（硼磷硅玻璃）。场区介质厚度在满足UTF要求的前提下，尽量做得薄一些，以避免互连线爬坡太陡。必须指出，当硅栅特征尺寸为0.5μm以下时，因使用超薄栅氧化膜，电源电压降为3.3V或更低，因此LOCOS SiO2可以减薄。为了实现场区有高的UTF，有效的办法是使场区衬底表面浓度增大，用场区离子注入同型杂质的方法，这是很容易实现的。
2.栅氧化层厚度TG-Ox
TG-Ox与很多参量有关，但主要由下式确定：
TG-Ox=BUGS/Ei
式中，Ei为SiO2的最大临界电场强度（8×106V/cm）。在工艺条件允许的情况下，TG-Ox应尽量小一些。
随着硅栅特征尺寸的缩小，为了克服短沟道效应，不仅要减小源漏的 N+/P、P+/N结的深度，以达到浅结或超浅结，而且栅氧化膜的厚度也要减薄。
当硅栅特征尺寸降到0.5μm以下时，5V的电源电压就不适用了。因此这些器件应设计成电源电压为3.3V或更低，或者是5V的电源电压，但在内部必须转化为一个较低电压。
硅栅特征尺寸不断缩小，栅氧化膜厚度也随之减薄。电场在漏结集中会发生击穿问题。制造工艺中采用等离子、反应离子刻蚀技术或离子注入技术等，在薄栅氧化膜中可能造成各种类型的辐射损伤等。因此，制备高质量薄栅氧化膜是个关键。栅氧化膜的致密性、均匀性、完整性、存在的电荷、漏电及耐压等都必须达到工艺规定的要求。薄栅氧化膜的生长必须足够慢，才能保证获得均匀性和重复性好的氧化膜。
局部场氧化时，形成SiON膜；栅氧化时，SiON膜起着氧化掩蔽作用，从而使栅边界氧化层偏薄、得到的氧化膜缺陷多、耐压低。因此，在栅氧化之前，利用预栅氧化方法来克服。高温栅氧化时，场区注入杂质的硼将向MOS管沟道区横向扩散，这种扩散使电学沟道变窄，从而导致MOS器件UT增加，因此必须选择合适的栅氧化温度。
3.阱浓度和阱深
P-Well CMOS工艺中，阱的浓度应比衬底浓度至少大一个数量级。UTN也需要较高的P-Well浓度。但是，P-Well浓度主要受击穿电压的限制，而且载流子迁移率、衬底偏置效应也要求P-Well浓度不能太高，一般控制在1016/cm3左右，在保证UTN、UTP满足要求的情况下，P-Well浓度尽量选得低一些。
P-Well和衬底之间形成一个反向偏置PN结，其反向偏压的大小为UDD值。另外，在电路输出高电平时，NMOS管区的电位也接近UDD，所以它和P-Well之间又形成一个反偏PN结，其反向偏压的最大值为UDD。P-Well的最大深度应保证在CMOS电路工作时上述两个反向偏置PN结的势垒区不至于穿通，由此可以决定出P-Well的阱深。对于长沟道器件，一般实际应用中控制在5～7μm。
P-Well的深度不能太大，否则横向扩散也大，会影响集成度。
对于N-Well工艺，阱浓度和阱深，类似于上述P-Well CMOS工艺。但是，必须指出，N-Well工艺是在掺杂浓度低的衬底上制造的NMOS，具有高迁移率、低的体效应及低的寄生电容，有利于电路性能的提高。NPNP四层结构产生的“闩锁效应”的概率比P-Well要低，这是因为在N-Well CMOS中寄生的纵向双极型管是PNP型的，其电流增益较低，而在P-Well CMOS中为 NPN型，电流增益较高。采用 N-Well，使工艺简化，并有利于提高集成度。场氧化时，磷在N-Well表面发生分凝而堆积，对PMOS的场注入和隔离环节可以省略。
4.源漏浓度和结深
源漏扩散杂质要补偿衬底掺杂，形成良好的 PN结，同时要形成良好的欧姆接触和低阻“隧道”互连线，以减小分布电阻的影响，扩散杂质浓度应适当高一些。
结深对有效沟道长度、栅覆盖电容和短沟道效应等器件特性均有影响，源漏扩散深度不能太大。对于长沟道MOS管，一般控制在0.5～1.0μm；而短沟道MOS管，一般控制在0.25～0.50μm；对于深亚微米MOS管，一般控制在0.1μm或更小。
在NMOS管中，已经用砷代磷来掺杂源漏区，这是因为砷的固溶度高，扩散系数低，掺砷采用砷离子注入技术；在PMOS管中，已经用BF2代硼来掺杂源漏区，这是因为BF2质量大，注入深度浅。
5.金属层厚度
在台阶处的铝层要减薄，同时考虑到铝的电移迁现象，铝层厚度不能太薄。由产生电迁移的电流密度可估算出最小铝层厚度。