1.8.4 阈值电压设计

沟道区是所有器件工作的地方，因此在器件设计中自然地会对它给予相当多的关注。当然，在衬底中主要的问题是掺杂，它同时决定了器件的阈值电压和它对偏置的灵敏度。沟道中用一次或多次注入来调整掺杂水平和掺杂分布，从而满足按比例缩小的要求。这些注入或者通过栅绝缘膜进行，或者在该处的绝缘膜形成以前进行。例如，阈值电压调整的注入和耗尽注入都通过栅SiO₂进行。接着进行的高温制程足以对SiO₂和Si晶格损伤进行退火，并且活化这些注入。但是，通过栅绝缘膜进行注入的方法，由于过多的操作带有露着绝缘膜的硅片，因此会带来一些损害栅绝缘膜质量的危险。

在不同的电路中，阈值电压也不一样。CMOS电路对U_T的要求如下：

（1）保证PMOS和NMOS器件均为增强型。U_TP＜0，PMOS管为增强型工作。对于NMOS管，U_TN＞0为增强型，U_TN＜0为耗尽型。为保证NMOS管为增强型工作，要在工艺上尽可能地减小Q_ox，并适当提高P-Well的掺杂浓度。

（2）U_TP和U_TN的匹配。

CMOS的高抗干扰性能和良好的开关特性是在U_TP和U_TN的匹配下得到的。因此，在进行工艺设计时，要保证-U_TP+U_TN=0。由这一条件可知，当表面电荷较大时，就要求具有很高的P-Well浓度。但这种低电阻率的P型扩散是不容易控制的，且高浓度扩散将造成N沟道器件电子迁移率的严重下降。高的表面电荷使得 PMOS管的U_TP绝对值升高，从而使电路速度降低。根据匹配设计，仅当表面电荷较低时，才能得到阈值电压的良好匹配。所以制造工艺要求达到 P-Well扩散薄层电阻具有良好的重复性，栅氧化表面电荷数值要少，且重复性良好。

对于N-Well工艺，N+Poly硅栅，未经沟道注入时，|U_TP|过高。采用硼离子注入N-Well，以调节阈值电压，使其降到一个合适的数值。P型杂质硼注入N阱表面，按注入剂量的不同，可以使N-Well表面出现各种掺杂。若掺杂类型变为P型且浓度较高，则在栅SiO₂-Si界面处存在一个中性的P型区，即所谓的隐埋型沟道。在这种情况下，阈值电压随着硼离子的注入下降相当迅速。在给定的N-Well浓度和栅氧化膜厚度下，沟道未做离子注入时，具有较高的|U_TP|。采用高阻衬底具有较低的U_TN。在栅氧化后，不经光刻，使用公共硼离子对整个工艺硅片表面进行合适的剂量注入，使得|U_TP|下降，U_TN升高，从而使U_TN=|U_TP|。

等比例缩小后，硅栅特征尺寸变小。如果工艺控制差，则尺寸变得更小，U_T呈现下降。实际上，U_T不仅是栅氧化膜厚度T_Ox、衬底掺杂浓度N_A、衬底偏压U_BS及表面电荷的函数，而且也强烈地依赖于源漏的结深X_jDS、沟道长度L及源漏电压U_DS。为了克服短沟道效应而引起的U_T下降，制造工艺设计应考虑：源漏扩散区必须形成浅结，利用砷离子注入技术，使源漏结深X_jDS减小；减薄栅氧化膜厚度，使C_ox增加；增加衬底杂质浓度N_A。实际上，会对沟道区进行注入，以提高沟道区的掺杂浓度。注意，在采用沟道区离子注入掺杂来调节U_T时，U_T的高低不仅与总剂量有关，而且与注入分布本身也有关。

U_T随L、W变化将直接影响电路参数的均匀性。在制造工艺中，MOS管的L和W受到光刻、刻蚀的不均匀性影响，造成不同MOS器件的沟道纵横尺寸的偏差，在紫外光刻技术中，引起沟道变化是完全有可能的。对于长沟道来说，它导致的U_T偏差很小；而对于短沟道来说，它会使电路U_T具有一定的偏差，从而严重地影响电路性能和成品率。因此，制造工艺要严格控制硅栅特征尺寸。

窄沟道效应要引起MOS管的U_T升高，这是栅下耗尽区向场区扩展的结果。场区注入剂量越大，窄沟道效应越严重。因此，若窄沟道效应加重，则会严重影响 MOS管的充/放电速度，甚至影响输出电平。为了削弱窄沟道效应，制造技术采用两项措施：在保证场阈值前提下，尽量减少场注入剂量；适当降低场氧化温度。

现在着重说明CMOS工艺中器件小型化时栅电极与硅的接触电势的重要性。恒电场换算时，器件的阈值电压U_T必须相应地缩小。在恒定电压条件下，实际尺寸按比例缩小。但是，如果尺寸进一步按比例缩小，则电压还需要降低。当电压降低时，U_T将不得不相应地按比例缩小。当L＜0.5μm时，电源电压必须在3V左右，以避免由于向氧化膜中注入热电子而引起不稳定。这时，CMOS中NMOS管和PMOS管的阈值电压必须分别约为0.5V和-0.5V。若L进一步缩小，则电源电压和阈值电压都要继续降低。