1.2.2 不死摩尔定律正从纳米深入埃米
就像芯片中的开关一样，晶体管由源极、漏极和栅极组成。我们可以将晶体管理解为一种类似于“水龙头”的电子器件，主要用于控制电流（水流）的大小。由于晶体管对电流的控制是通过对栅极施加一个电压，从而在通道内部产生一个电场，以此来调节源极和漏极之间电流的大小，所以它的全称是场效应晶体管（Field Effect Transistor，FET）。在操作中，电子从源极流向漏极，并受栅极控制。如图1-13所示，鳍式FET（FinFET）在22纳米节点的首次商业化为晶体管—芯片的微型开关—带来了颠覆性变革。与此前的平面晶体管相比，与栅极三面接触的“鳍”所形成的通道更容易控制。但是，随着3纳米和5纳米技术节点面临的难题不断累积，FinFET的效用已经趋于极限，进一步减小FinFET的尺寸会限制驱动电流和静电控制能力。此外，虽然“鳍”的三面均受栅极控制，但仍有一面是不受控的，随着栅极长度的缩短，短沟道效应就会更明显，也会有更多电流通过器件底部无接触的部分泄漏，更小尺寸的器件就会无法满足功耗和性能要求。环绕栅极FET（GAAFET）是一种经过改良的晶体管结构，其中通道的所有面都与栅极接触，这样就可以实现连续缩放。
在半导体与集成电路的发展历程中，硅基出现之后，在成本不变的情况下实现了晶体管数量的不断增加，这是集成电路行业发展过程中的一个客观现象。几十年来，集成电路行业一直试图跟上并持续这种现象，即保持摩尔定律的步伐，每18～24个月将芯片中的晶体管密度翻一番。事实上，芯片厂商确实也会以18～24个月的节奏推出具有更高晶体管密度的新工艺技术，从而降低每个晶体管的成本。在每个技术节点，设备厂商可以通过缩小晶体管的方法来降低器件面积、成本和功耗并实现性能提升，这种方式也称为PPAY(26)缩放。
图1-13 越发先进的三代晶体管结构
资料来源：三星官网
多年前，节点名称是基于一个关键的晶体管指标，即栅极长度。例如，7纳米技术节点生产了一个栅极长度为7纳米的晶体管。一段时间以来，节点编号已成为单纯的营销名称。例如，5纳米是当今最先进的工艺，但没有达成一致的5纳米规范。3纳米、2纳米等也是如此。当供应商对节点使用不同的定义时，情况会更加混乱。英特尔正在出货基于其10纳米工艺的芯片，这大致相当于台积电和三星的7纳米工艺产品。
纳米阶段的竞争还没有结束，世界领先的厂商已开始了埃米级(27)制程计划。据悉，半导体制程将于2024年进入埃米时代。2021年7月，英特尔继在3月宣布IDM 2.0计划之后，又公布了最新的半导体制程和先进封装的路线图。英特尔计划在2024年用Intel 20A制程将半导体行业带入埃米时代。英特尔的CEO帕特·基辛格表示：“对于未来十年走向超越1纳米节点的创新，英特尔有着一条清晰的路径。在穷尽元素周期表之前，摩尔定律都不会失效，英特尔将持续利用硅的神奇力量不断推进创新。”台积电2纳米Fab 20超大型晶圆工厂已选定建厂地点为新竹宝山，2纳米之后的更先进制程已进入埃米时代，预期台积电将推进到18埃米（1.8纳米）。台积电超大型晶圆工厂布局如表1-10所示。
表1-13 台积电超大型晶圆工厂布局
资料来源：业界公告与法人预估
当然，摩尔定律并不是一成不变的。1965年，戈登·摩尔在行业杂志《电子学》35周年特刊上发表的一篇文章指出：单一硅芯片上的组件数量每年大约翻一番，他预计这一趋势将继续下去，这是他的一个观点或者说是一个猜想，而这个猜想在十年中得到了验证。十年后，摩尔将他的预计从一年改为两年，因为微观制造越发艰难。就如同往地下打桩，桩打得越深，下面的情况越不可见，操作环境越复杂、人为的有效控制越难、对技术要求越高。近年来，尽管制造技术的不断突破和芯片设计的不断创新保持着这种势头，但摩尔定律的发展依旧受到了质疑。所以在后摩尔时代，有两种不完全相同的技术路线（由ITRS于2005年在第一份白皮书提到）：
（1）“More Moore”：继续延续摩尔定律的精髓，以缩小数字集成电路的尺寸为目的，同时器件优化重心兼顾性能及功耗。
（2）“More than Moore”：芯片性能的提升不再靠单纯的堆叠晶体管，而更多地靠电路设计以及系统算法优化；同时，借助于先进封装技术，实现异构集成(28)，即把依靠先进工艺实现的数字芯片模块和依靠成熟工艺实现的模拟/射频等集成到一起以提升芯片性能。
Google首席工程师雷·库兹韦尔的一项研究表明，历史上计算机处理能力和技术创新会出现指数式增长。在这些过程中，每个阶段的速度基于前阶段知识的积累得以加速发展。换句话说，在进化过程中，前一个阶段产生的更好的方法与算力，一定会顺延到下一阶段，这样一旦发生重大的技术革新，进化的速度就会加快。技术增长将变得无法控制，人类文明也会发生巨大变化。
基于这样的发展逻辑，半导体产业的投资大战正持续进行。加上周期性与地缘政治等因素带来的芯片短缺，芯片的制造难度无论是在制程工艺上，还是在大规模量产产能上都在持续升级和放大。如今，2～3纳米的芯片有望于2022—2025年间量产。全球最大的芯片代工企业台积电已拥有6座12英寸超大晶圆工厂、6座8英寸晶圆工厂、1座6英寸晶圆工厂和4家后端封测厂，2021年又推出高达280亿美元的设备投资计划。
根据市场研究机构集邦咨询的数据，台积电控制着全球芯片55%的市场份额，其次是三星，占有17%的市场份额。台积电于2020年披露了在美国亚利桑那州建造一座价值120亿美元的芯片工厂的计划，预计将于2024年投产。2021年，三星宣布了一项170亿美元的投资计划，以在美国建造一座代工厂，根据其2030年愿景，三星计划投资总额达到133万亿韩元（约合1160亿美元），届时将成为全球最大的代工企业。台积电与三星之间的竞争正值美国试图提高其国内芯片产量以对抗中国日益增长的影响力之际，英特尔也宣布了一项200亿美元起步，最终规模可达1000亿美元的投资计划，以建立两个新的芯片制造工厂并涉足代工业务。新工厂的建设于2022年就开始了，计划2025年实现量产。英特尔凭借其先进的技术进军代工市场，将对三星造成打击，而三星正在努力缩小与台积电的差距。
台积电的3纳米技术（N3）将是基于5纳米技术（N5）的又一全新节点。与N5技术相比，N3技术将提供高达70%的逻辑密度增益、高达15%的速度提升以及相同速度下高达30%的功耗降低。据IBS称，开发主流3纳米芯片设计的成本高达5.9亿美元，而开发5纳米器件的成本为4.16亿美元，7纳米的成本约为2.17亿美元，28纳米的成本只有4000万美元。此外，无论是IBM、三星还是台积电，采用2纳米芯片制造技术都需要ASML的全新一代EUV光刻机做辅助，该光刻机预计在2023年交付厂商研发测试、2024年量产。ASML的全新一代EUV光刻机的售价超过3亿美元，这意味着2纳米芯片的成本也将上涨。由于纳米的尺寸是难以想象的，因此用图1-14给出比较示例。
相关报道称，台积电决定于2022年8月率先量产第二版3纳米制程芯片，正式以FinFET架构，对决三星的GAAFET架构，3纳米工厂的月晶圆产量估计为3000～5000片。随着3纳米晶圆量产，苹果公司预计在2023年发布首批采用台积电制造的3纳米芯片的设备，包括采用M3芯片的Mac和采用A17芯片的iPhone 15机型。像往常一样，转向更先进的工艺会带来性能和电源效率的提高，这将使未来的Mac和iPhone拥有更快的速度和更长的电池寿命。The Information的Wayne Ma报道称，一些M3芯片将有多达四个模具，他说这可能允许40核CPU。相比之下，M1芯片有8核CPU，M1 Pro和M1 Max芯片有10核CPU。M1 Mac已经提供了行业领先的性能，而iPhone 13中的A15芯片是智能手机中最快的处理器，因此在几年内转向3纳米工艺应该会加强苹果公司在该领域的领先地位。
在2纳米芯片上，各大芯片厂商将采用不同的制造工艺。2021年5月，IBM已经发布了全球首个2纳米芯片制造技术，该技术比主流的7纳米工艺芯片性能提升45%，能效提升75%。2纳米芯片的潜在优势包括：手机电池寿命翻两番，用户只需每四天为其设备充电；削减占全球能源使用量1%的数据中心的碳排放；大大提升笔记本电脑的性能；加快自动驾驶汽车的物体检测和反应时间。
台积电的Fab 20将是其2纳米工艺的主要站点。位于新竹科学园区的Fab 20预计于2024年下半年开始量产，和以往一样，台积电的2纳米工艺将首先应用于苹果的新iPhone系列智能手机。台积电预计投入将达到360亿美元，是亚利桑那州5纳米工厂投资的3倍，占地近100万平方米。台积电位于台湾中部科学园区的工厂也将托管其超过2纳米的工艺节点。如果一切顺利，一些半导体设备厂商的1.8纳米（18埃米）芯片将在2026—2027年进入量产阶段。