3.6 物理验证及参数提取与相关的工具

物理验证是IC设计的最后一个环节，是电路设计与工艺设计的接口，因此设计人员验证版图中的错误显得尤为重要。

3.6.1 物理验证的分类

1.设计规则检查（DRC，Design Rule Check）

所谓设计规则，就是由芯片代工厂提供的反映工艺水平及版图设计的必须满足的一些几何规则。设计规则检查，就是根据设计规则所规定的版图中各掩膜层图形的最小尺寸、最小间距等几何参数，对版图数据进行检查，找出不满足设计规则的偏差和错误，并提供有关信息，为设计者修改版图提供依据。因为设计规则检查是根据VLSI制造过程中必须遵循和满足的各种规定和要求进行的，所以一旦这些规定和要求不能完全满足，电路将无法正常工作，因此设计规则检查是版图验证中重要的一环。在版图设计过程中，设计规则是由电路性能要求和生产工艺水平所决定的，而最终选择取决于工艺水平。版图设计一旦完成，必须进行设计规则检查以确保版图设计的正确性。

2.电气规则检查（ERC，Electronic Rule Check）

电气规则检查（ERC）与设计规则检查不同的是，工具可以在版图设计过程中执行这项任务。它的主要目的不在于检测不能在工艺中实现相应的几何尺寸，而是检查版图中存在的一些违反基本电气规则的点。这里的电气规则主要是指电路开路、短路及浮动点等。这些问题在原理图中不一定能够反映出来，它们是由版图设计中的缺陷造成的。

3.版图电路图同一性比较（LVS，Layout Versus Schematic）

当完成版图设计之后，有必要进行LVS，用来确认版图和原理图是否一致。此类工具用于比较版图和原理图在晶体管级的连接是否正确，并用报告的形式列出其差异之处。

LVS工具可以检查的错误类型大体分为两类：不一致的点和失配元器件。不一致点可分为节点不一致和元器件不一致。节点不一致是指版图与电路中各有一节点，这两个节点所连元器件的情况很相似，但不完全相同。元器件不一致是指版图与电路中各有一个元器件，这两个元器件相同，所接的节点情况很相似，但不完全相同。失配元器件是指有的元器件在原理图中有而在版图中没有，或在版图中有而在原理图中没有。

3.6.2 参数提取

参数提取是指布局布线，再经过版图设计之后，根据工艺特点与参数，提取出包含描述各种线上电阻、电容及寄生电阻的网表文件。提取出的网表文件既可以作为LVS检查中的版图信息文件，也可以用来进行后仿真（Post-layout Simulation）。

特征尺寸随摩尔定律下降，在大规模集成电路设计（如SoC）中，互连线上的延时/电阻、电容已经越来越成为影响系统性能的重要参数。比如，系统时钟最高频率是根据互连线上电阻、电容造成的延时来决定的，而不是根据晶体管的延时。系统的功耗与延时也主要是根据互连线的线上电阻、电容决定的。此外，两条互连线之间的电容还会造成信号完整性的问题。所以在现在的设计中，根据布局布线之后提取的寄生参数已经成为判断系统最终性能的一个重要因素。

目前参数的提取主要分为以下几类。

1.1-D提取

作为传统的提取方式，一维（1-D）提取在CMOS工艺进入深亚微米之前一直是主流的提取方式。如图3-10所示，一维（1-D）提取主要提取连线在垂直方向上的寄生RC参数，比如连线至衬底电容的面电容、连线边墙（Side）至衬底的边缘电容等。

2.2-D提取

当CMOS工艺进入深亚微米之后，工艺特征尺寸变得越来越小，在布局布线时，连线与连线之间的距离变得越来越小，只考虑垂直方向上的寄生参数显然不能精确地反映电路的实际性能。

如图3-11所示，二维提取不仅提取垂直方向上的面电容，而且会提取水平方向上的连线间的寄生电容。从图中可以发现，当连线尺寸不断减小时，连线与衬底之间的寄生电容会减小，同时连线间的寄生电容随着间距的减小而呈倒数关系的增加。另外，随着工艺层次的不断复杂，不同层次间的寄生电容同样占据了越来越重要的部分，如图3-12所示。

3.3-D提取

目前国外许多EDA公司与大学正在研究使用三维提取来提高寄生参数提取的精度，见图3-13。基本原理是使用泊松方程及拉普拉斯方程等空间基本方程对根据版图建立的三维空间里的版图连线长度、驱动能力和负载进行计算机CAD模拟，以得到最为精确的模拟。

这种基于环境仿真进行提取的困难在于，以目前的工作站和服务器的处理能力，要想得到大规模集成电路的精确参数几乎是不可能的，但相信随着程序优化及算法改进，这种方法将来一定会成为趋势。