1.3 FinFET

除了平面FD-SOI MOSFET，准平面（以及全耗尽）FinFET也是未来纳米级CMOS器件的主要发展方向。相比于FD-SOI MOSFET早在20世纪80年代就开始发展，FinFET结构直到1991年才被提出，并且又经过了十年时间，由于其独特的非平面结构，才逐渐得到了学术界和工业界的关注。随着英特尔公司在2012年宣布从22nm节点开始，FinFET将成为他们发展的基本CMOS器件，FinFET才得以进入高速发展阶段。FinFET采用两个或者三个有效栅极的结构，而且体的厚度要大于FD-SOI（大约是2倍），因而能够更有效地控制短沟道效应。独特的准平面结构也使其可以在特殊的工艺过程中进行折中设计。

1.3.1 三栅以及双栅FinFET

典型的FinFET结构如图1.8所示，对于双栅结构，两个有源栅极位于鳍形超薄体硅的两侧。如果是三栅结构则可以通过减薄体顶部的绝缘体来构建顶部栅极。相反地，双栅结构可以在鳍形硅的顶层栅极上加入厚的绝缘层来实现。在这类结构中，工程师必须考虑器件的静电、寄生电容、源-漏串联电阻，以及相关器件的处理和集成，才能完成最佳的设计折中。

1.3.1.1 鳍形超薄体掺杂效应

与FD-SOI相同，纳米级FinFET也采用无掺杂的鳍形超薄体。采用该方式的另一个原因涉及双栅和三栅的结构选择。从物理角度看，具有掺杂超薄体的三栅FinFET可以在一定程度上显示出工艺角效应存在的问题。参考图1.8b，三栅FinFET超薄体的尺寸为hSi=tSi=Leff。对于Leff=28nm的器件，栅氧化层厚度（tox）为1.1nm。而SOI氧化埋层的厚度（tBOX）为200nm。在三维仿真中，FinFET需要进行简化，这时假设突变源-漏结具有10nm的栅交叠，这意味着本征器件以外的散射场效应可以忽略。此外，假定体截面为矩形，并且可以通过适当定义器件域网格来验证此三维建模。

具有掺杂以及无掺杂超薄体，且Leff=28nm的三栅FinFET的IDS-VGS特性如图1.9所示。对于掺杂器件NB=8.0×1018cm-3，栅极材料为n+多晶硅。该器件具有良好的亚阈值特性，短沟道效应也得到了良好控制。漏致势垒降低至35mV/V。然而，掺杂三栅FinFET良好的短沟道效应控制源于在鳍体边缘区域流动的亚阈值电流，该亚阈值电流可以看作是具有非常小半径的纳米管，或有效体厚度tSi(eff)<<tSi。因为受到高掺杂控制的二维电场效应，这些区域具有比远离鳍体边缘区域更低的阈值电压。

另外对具有不同体尺寸器件的三维数值模拟，可以进一步分析掺杂体的三栅FinFET。如图1.10所示，亚阈值区的IDS-VGS特性实际上与体的尺寸无关，这也证明了亚阈值区特性主要由具有更低阈值电压的边角区域所决定。然而，强反型区电流随着器件有效栅宽尺寸而变化，说明相比于边角区域，三个表面沟道具有更高的电导。与无掺杂器件不同，掺杂FinFET的有效宽度（Weff）近似等于2hSi+tSi。

我们对于掺杂体三栅FinFET的分析，可以了解它是相对优化的器件结构。在弱反型区中，占主要矛盾的边角电导能够确保对短沟道效应的良好控制，同时还能保证相对低的关断电流Ioff，而在强反型区中，三个表面沟道又保证了良好的导通电流Ion。然而，在实际的三栅FinFET中，tSi(eff)和边角电导依赖于角的有限曲率半径，与超薄体掺杂浓度一样难以控制。因此，与掺杂的FD-SOI MOSFET和经典（掺杂）MOSFET一样，掺杂的三栅FinFET在纳米级工艺中，从技术上而言是不可行的。

无掺杂三栅FinFET具有禁带中央的栅极，边角电导得到抑制，这是因为之前讨论的二维电场并不存在。然而，由于鳍形-超薄体的尺寸较大（hSi=tSi=Leff），所以短沟道效应十分严重。如果要控制短沟道效应，就必须减小tSi，这在无掺杂三栅FinFET中是可以实现的。

1.3.1.2 体反型效应

对于无掺杂三栅FinFET，在弱反型和强反型情况下，体反型都是十分重要的机制，它会对导通电流Ion、有效栅宽产生一定的影响，我们这里进行详细讨论。

1.对导通电流Ion的影响

我们首先基于三维仿真结果来比较无掺杂三栅和双栅n沟道FinFET。突变源/漏结或有效沟道长度（Leff=Lg）为25nm，栅氧化层厚度（tox=EOT）为1.2nm，而厚氧化埋层厚度为200nm。对于双栅FinFET，顶层栅氧化层厚度为50nm，这可以使得顶层栅电极失效，它同时也是三栅FinFET的tox。鳍形硅的超薄体没有掺杂，且tSi=13nm。禁带中央金属栅用于阈值电压的控制。

当hSi=39nm时（鳍形翅片的长宽比af=hSi/tSi=3），双栅和三栅FinFET的电流—电压特性如图1.11所示。当VGS=VDS=1V时，相比于双栅FinFET，三栅FinFET的Ion仅有5.4%的增加。这个增加比例远小于表面反型所达到的预期值——ΔIon(TG)/ΔIon(DG)=tSi/2hSi=1/(2af)=16.7%[三栅和双栅FinFET的有效宽度分别为Weff(TG)=2hSi+tSi，Weff(DG)=2hSi]。图1.11还比较了两类器件的亚阈值特性。三栅FinFET的阈值电压仅比双栅FinFET高10mV。亚阈值特性之间的微小差异并不能解释ΔIon(TG)与ΔIon(DG)的差别。对于不同的af值，ΔIon(TG)与ΔIon(DG)的差异如图1.12所示。值得注意的是，当af≅1，由于顶层栅导致的Ion增加只有14%，远小于预期的54.2%。也就是说，在极端情况下，双栅FinFET的Ion大约是三栅FinFET的Ion的90%。这些结果表明，基于表面反型定义的有效宽度Weff，在双栅FinFET和三栅FinFET中，并不能有效表示Ion和CG的状态。

对于这种结果一种合理的解释是，在双栅FinFET中两侧栅的电场散射会在顶层鳍形表面产生大量反型电荷。事实上，有文献提出可以利用这种电场散射来实现底部栅极的延展。然而，图1.11中，有顶层栅层叠和无顶层栅层叠双栅FinFET中Ion的对比表明，当af=3时，两者只有1.5%的差别。这意味着散射电场效应较小，可以忽略，这也就无法解释三栅FinFET中Ion增加较小的原因。

但是基于图1.8b中的三种器件结构，我们可以利用电子密度（n）来进行解释。以图1.8中的结构建立坐标系，横向分别为x轴和y轴，纵向为z轴。如图1.13所示，取沟道中部（y=Leff/2），VGS=VDS=1V，在无顶层栅层叠的双栅FinFET中，体反型产生的反型电荷实际上远离侧壁。电场散射的整体影响如图1.14所示，其中展示了鳍形中部下侧的电子密度。两个双栅FinFET结构中的整体反型电荷反映了电场散射对Ion变化1.5%的影响。

图1.12中，三栅FinFET和双栅FinFET相比，预测结果小于期望Ion，这主要是由于导通情况下的强反型造成的。在三种结构中，远离表面的衬底都具有高掺杂（n>2×1018cm-3）。双栅FinFET中的体反型电荷对Ion有很大贡献，这可能部分归因于鳍形衬底电子迁移率（μb）可以高于表面电子迁移率（μs），因此增加顶栅并不是十分有益。为了给出更定量的解释，我们可以用反型电荷密度的表面分量（Qis）和衬底分量（Qib）来表示双栅FinFET的导通电流：

这里假设表面电荷项中Weff=2hSi，衬底电荷项中Weff=hSi，vs和vb分别表示鳍形表面和鳍形衬底中的平均载流子迁移率。需要注意的是迁移率不仅和μs、μb有关，还与VDS相关。其中，VDS控制电场Ey(x)，并且决定了沟道中的速度饱和/过冲。事实上，如果af大于1，式（1-20）是一个合理的表达式，它使得鳍-体部分的有效宽度近似等于hSi。对于图1.13和图1.14中的双栅FinFET，af=3，当VDS=VGS=1V时，Qib>Qis。因此，通过式（1-20），我们定义一个Ion(DG)的重要增加量，该增加量超过由Weff=2hSi引起的增加量。

需要注意，因为大多数短沟道都有速度饱和的趋势，所以vb和vs的大小可比。然而，由于速度过冲，使得μb>μs，所以式（1-21）使得衬底反型对Ion(DG)产生更大的影响。

双栅FinFET中存在的大量衬底反型电荷定义了式（1-21）中的Ion(DG)，而在三栅FinFET中，即使增加顶层栅极，也只会在顶层表面使得整体反型电荷和Ion少量增加。相比于双栅FinFET，三栅FinFET中Ion预测值和期望值的差别反映了电流衬底反型分量的重要性。实际上，在所有双栅FinFET仿真中，都表明衬底电流是Ion(DG)中的主要部分。因为显著的电场散射对Ion(DG)的影响随着af的减小而增加，衬底电流在Ion(DG)中的比例也会有所变化。但是顶层栅极始终受到严重限制，所以器件电流主要还是由衬底反型电荷决定的。

衬底反型与无掺杂的薄体相关，因为不存在重要的耗尽层电荷，亚阈值区域的电势和载流子密度在整个薄体中都是一致的，这种情况也出现在无掺杂体和厚氧化埋层的单栅FD-SOI MOSFET中。这意味着这些器件的关断电流正比于体/沟道的截面积：Ioff∝hSitSi，并且不会受到顶层栅极的影响。随着栅极电压（VGS）增加，这种一致性得到保持，同时在强反型情况下产生衬底反型。衬底反型的程度由表面电场电子屏蔽决定，可以用无离子化掺杂电荷的泊松方程表示：

式（1-22）的解依赖于德拜长度。其中，随着tSi增加，n会随之下降，如图1.15所示。对于非常厚的tSi，短沟道效应会产生更大的n值。

2.有效栅宽

在无掺杂双栅FinFET中，因为衬底反型的影响，无论关断还是导通状态，两个侧壁鳍形表面的有效宽度2hSi均无法反映所有的反型电荷和电流。有效栅宽可以简单地定义为

栅电容可以通过面积LeffhSi计算得到。然而，三栅FinFET的有效栅宽却不能直接定义。三栅FinFET中体反型对Weff的限制效应是三栅CMOS相对于双栅和单栅FD-SOI CMOS栅极版图面积有效率低的根本原因。对于更优的三栅CMOS，则需要更高、更薄的鳍片。我们现在来分析多鳍片FinFET（见图1.16）的版图面积有效率，来指导器件设计。对于给定的Lg和电流，对应于平面单栅MOSFET的栅面积ASG=LgWg，双栅FinFET的面积是ADG=Lg[WgP/(hSifDG)]，其中，P是鳍的间距；fDG是双栅相对于单栅在hSi=Wg时提供的电流增强因子。在某些情况中，fDG可能大于2，我们这里假设fDG等于2，也就是相当于假设Weff(DG)=2hSi。

那么对于三栅FinFET，栅面积可以表示为ATG=Lg[WgP/Weff(TG)]，其中有

由于存在衬底反型，tSi(eff)<tSi，当fDG=2，经过仿真可以得到

当af=3，结合式（1-25）和图1.12可以得到tSi(eff)=4.2nm，远小于实际值tSi=13nm。从式（1-24）和式（1-25）可以推断出tSi(eff)和Weff(TG)对鳍尺寸的复杂依赖性，同时，我们还应该注意到由于体反型对VGS的依赖性而产生的隐性影响。

1.3.2 实际中的结构选择

以上讨论揭示了FinFET必须保持无掺杂的原因。同时也解释了当鳍形长宽比小于2时，尤其在更大af值时，双栅FinFET仍然能提供与三栅FinFET相同Ion的原因。具有中等af时，由于三栅FinFET的Ion增加小于双栅器件的Ion增加，所以三栅器件在栅极版图面积效率方面的优势不明显。

体反型对于纳米级FinFET的特性和设计具有重要意义。首先，在双栅和三栅FinFET中，基于表面反型定义的Weff并不能合理地反映电流（电容）值。事实上，在三栅FinFET中，Ion和Ioff远小于表面Weff的值；其次，对于中等大小的af值，顶层栅极并不是必需的；第三，由于体反型，相比于双栅FinFET，在三栅FinFET中，由Weff定义的栅极版图优势实际上要小得多；第四，量子化效应将进一步增强体反型效应。

此外，与三栅FinFET上的薄栅介质不同，具有厚顶层鳍片介质使得器件在工艺和架构方面具有更大的灵活性。例如，可以通过使用厚的顶部介质作为掩膜来蚀刻鳍片和分离栅极，并提供一定的保护。同时，在较高af的栅电极刻蚀器件过程中，厚的顶部介质也可以提供鳍片-漏/源区域的保护。因此，双栅FinFET是一种更优的结构。