1.3 课后习题

1.熟悉VHDL的库和包集的概念；选取ieee.std_logic_1164包集或者ieee库中其他包集，挑选其中的一个函数或类型进行理解。

2.尝试编写16位计数器的实体。

3.尝试编写半加器的构造体。