用于ADI处理器的SDRAM的选择指南和配置

Maikel Kokaly-Bannourah

1 引言

本文（EE-210位于http://www.analog.com/ee-notes/）的目的是帮助用户选择和配置一个合适的SDRAM器件与ADI公司的处理器和DSP相连。

选择一个合适的存储器件涉及很多因素，主要取决于采用的处理器或DSP的类型，这篇文章会做具体讨论。同时，本文也列出了一些用于配置SDRAM控制器的范例程序。

需要注意的是，尽管本文所解释的概念适用于所有带片上SDRAM控制器的ADI处理器和DSP，但文章中这些编程范例都是基于ADSP-TS201S Tiger SHARC T和ADSP-BF533 Blackfin处理器的。

许多ADI的处理器和DSP在设计时包含了片上SDRAM控制器：

● ADSP-21065L以及ADSP-21161N SHARC DSP；

● ADSP-TS101S，ADSP-TS201S，ADSPTS202S以及ADSP-TS203S TigerSHARC处理器；

● ADSP-BF531，ADSP-BF532，ADSPBF533以及ADSP-BF535 Blackfin处理器。

有了片上SDRAM控制器就可以实现与SDRAM存储器件的无缝连接，而不需要在系统上再加上其他的部件，这是一种低成本高效率的解决方案。

在选择与ADI的处理器或DSP连接的SDRAM器件时，不管是哪个类型的处理器或是DSP，都需要考虑下面几个因素：

● 支持的工作电压；

● 支持的最高工作频率；

● 支持的最大存储容量；

● 输入输出引脚的个数及存储块数量；

● 列地址选通（CAS）的延时；

● 刷新频率；

● 突发长度；

● 页面大小；

● 初始化序列。

所有这些特性都在SDRAM器件的用户手册中有说明，这些特性应满足采用的处理器对应的片上SDRAM控制器的要求，以实现无缝连接。

2 选择合适的DSRAM

作为一个例子，下面来检验ADSP-TS201S Tiger SHARC和ADSP-BF533 Blackfin对不同SDRAM器件的兼容性。

2.1 ADSP-TS201S TigerSHARC处理器的片上SDRAM控制器

在选择SDRAM之前，用户需要了解已选处理器的性能及规格。

2.1.1 SDRAM控制器的特性

ADSP-TS201S处理器片上SDRAM控制器的特性如下：

● 支持的工作电压：3.3及2.5V；

● 支持的最高工作频率：125MHz；

● 支持的最大存储容量：每个外部SDRAM存储单元256MB(64M×32bits或32M× 64bits)；

● 内部SDRAM存储块数：2或4块；

● 列地址选通（CAS）的等待时间：1～3系统时钟周期（SCLK）（可编程）；

● 刷新频率：32～64ms（可编程）；

● 突发长度：整页突发；

● 页面大小：256，512或1024个字（可编程）；

● 初始化序列：MRS⇨REF，或REF⇨MRS（可编程）。

为了更好的说明这个例子，假定选择了器件A和B。这两个SDRAM器件与ADSP-TS201S TigerSHARC处理器兼容吗？让我们来看一下要满足的不同规范（见表1）。

从表1中可以看出，B器件并不能满足所有的要求：它支持的突发长度仅为一（而不是整页突发）且它的页面大小为2048个字（这比支持的最大页面1024字要大）。

另外，可以看到器件A满足所有的要求，因此，它可以与ADSP-TS201S TigerSHARC处理器无缝连接。

2.1.2 设置SDRAM控制器

现在已经选择了兼容的SDRAM器件（SDRAM A），下一步就是根据存储器的规范来正确配置SDRAM的控制寄存器（SDRCON），规范见上面的表1。

SDRAM的控制寄存器的初始值在复位后为零，也就是说SDRAM被禁用了。该寄存器的每一位的说明见图1。值得注意的是，虽然这是一个32位的寄存器，但只用了其低16位，高16位是保留位应该都清零。

那么如何来正确设置SDRAM控制寄存器（SDRCON）的值呢？让我们来根据典型的SDRAM器件用户手册来确定这些不同位的值。

（1）SDRAM_ENABLE：当SDRAM已经在系统内（SDRCON_ENABLE）时，此位应该被置位。注意，定义（SDRAM _ENABLE）时，应把defTS201.h这个文件包含在源代码中。这个文件在VisualDSP++TM32-bit工具中，可以在下面目录中找到：

C:\...\AnalogDevices\VisualDSP\TS\include

（2）CAS LATENCY：这个参数定义发出一个读信号到数据准备好之间的时间延迟。它并不适用于写操作。CAS Latency一般在用户手册中有详细的定义，见表2。

假定外部端口在100MHz的系统时钟下工作，选中的CAS LATENCY是2（CAS LATENCY2）。

注意，ADSP-TS201S支持的最高系统工作频率是125MHz（见表1）。这个例子选的频率100MHz符合ADSP-TS201S EZ-KIT Lite的默认频率。

另外，一些SDRAM的时序规范（CL，tRAS，tRP等）会随着采用的SDRAM的速度等级而产生一些变化。

这个特殊的例子说明专为工作在100MHz且速度等级为-6的参数。如果系统时钟频率改变或是SDRAM的速度等级变化的话，设置的参数都要相应的做些调整。

（3）PIPE DEPTH：如系统中有些地方几个SDRAM是并行的应用，需要外部的缓冲器，此位应置位。

此位当所谓的容性负载超过负荷时就变为有效。例中（ADSP-TS201S EZ-KIT Lite），仅有两个SDRAM，并不需要加信号的缓冲器（SDRAM引脚电容2×5pF+10pF(PCB)≈20pF）。因此，此位应该被设为零（SDRCON_PIPE1）。

（4）PAGE BOUNDARY：此位定义了SDRAM的块中页面的大小，用字数来衡量。这个数量与可寻址的列数一致（见表3）。

从表3中可以看出，最大的可寻址列数是256（A0～7）。因此，页面的大小应该被设置成256（SDRCON_PG256）。

（5）REFRESH RATE：此位选择刷新计数器，以使处理器的片上时钟频率与SDRAM器件需要的刷新频率一致。

刷新计数器参数如表3所示为4K，在SDRAM特性表中一般也会列出，即：

64ms,4,096 cycle refresh (15.6µs/row)

考虑到这个参数，刷新速率就可以按如下方法计算：

其中SOCCLK=250MHz(ADSP-TS201S EZ-KIT Lite默认值)；tREF=SDRAM刷新周期；Rows=行地址数。

因此，

Refresh rate=250 MHz×15.6µs=3900cycles

为了保证满足这个值，刷新速率应选择小于等于3900个周期。在这种情况下，且考虑到处理器控制器支持的最高值为3700个周期，故应该选3700这个值为刷新频率(SDRCON_REF3700)。

（6）PRC TO RAS DELAY：这个值定义了预充电到RAS的延时，一般在数据手册里以tRP给出。表4列出了一些SDRAM的时序说明，可以在数据手册中找到。可以看到，在速度等级为-6时器件的tRPmin=18ns。在100MHz，这个值最小为1.8个周期，因此tRP应该设置为两个周期（SDRCON_PC2RAS2）。

（7）RAS TO PRC DELAY：这个参数定义了RAS到预充电的延时，一般在数据手册中表示为tRAS。如表4所示，这个SDRAM器件的tRASmin=42ns。在100MHz时，这个值最小为4.2个时钟周期，因此tRAS应该被设在5个时钟周期（SDRCON_RAS2PC5）。

（8）INIT SEQUENCE：此位定义SDRAM上电后的初始化顺序。数据手册中给出的初始化部分如下：

“[…] Once the 100µs delay has been satisfied with at least one COMMAND INHIBIT or NOP command having been applied, a PRECHARGE command should be applied.

[…] Once in the idle state, two AUTO REFRESH cycles must be performed. After the AUTO REFRESH cycles are complete, the SDRAM is ready for Mode Register programming.”

意思是在加电后器件最小的要求为PRE+2×Autorefresh+MRS：

当把此位设置为1时，控制器产生以下一系列命令：

PRE+8×Autorefresh+MRS

这符合所选的SDRAM上加电时序的要求，因此，该位应该置位（SDRCON_INIT）。（9）EMR ENABLE：只有当采用低功耗SDRAM（电压为2.5V）器件时此位才置位。否则此位应清零。

从数据手册特性列表可见：单个+3.3V±0.3V电源供电。因此，这是一个标准SDRAM器件，此位应该清零（SDRCON_EMRS）。

这样，在进行了以上这些设置后，SDRCON寄存器应该被设置成如图2所示。

从图2代码可以看到，所有SDRCON位中应该被清零的（比如PIPE DEPTH和EMR ENABLE）都忽略掉了，并没有包含到位的设置中（记住，默认情况下SDRCON=0x0000 0000）。

当SDRCON按以上讨论的值正确配置后，控制器就会产生一个模式寄存器设置命令（MRS），用来对外部的存储器件进行初始化。

请注意，在MRS命令运行时，有些SDRAM参数已经被初始化过，不能修改这些参数。比如突发长度和类型，它们是由硬件连接来固定初值的，初值为整页突发及连续模式。

此时，用户可以安全的对SDRAM进行访问。

在这种情况下，并没有用到位定义的头文件（“defts201.h”），SDRCON寄存器应该按如图3编程。

2.2 ADSP-BF533 Blackfin处理器的片上SDRAM控制器

与前面的例子相似，在选择一个SDRAM器件之前，用户需先了解已经选择的处理器的性能和参数。注意，虽然此部分是按ADSP-BF533来说明的，但相同的概念在ADSP-BF532和ADSP-BF531中也同样适用，因为三个处理器中SDRAM控制器（SDC）的功能是相同的。

2.2.1 SDRAM控制的特性

以下为ADSP-BF533处理器上片上SDRAM控制器的一些特性，可用于选择合适的存储器件：

● 支持的工作电压：3.3及2.5V；

● 支持的最高工作频率：133MHz；

● 支持的最大存储容量：128MB(64M×16bits)；

● 内部SDRAM存储单元数：4个；

● 列地址选通的等待时间：2或3个系统时钟周期（可编程）；

● 刷新频率：1～4095个系统时钟周期（可编程）；

● 突发长度：突发长度为1；

● 页面大小：512，1024 2048或4096个字长（可编程）；

● 初始化序列：MRS⇨REF，或REF⇨MRS（可编程）。

为了说明这个例子，假设选择了器件C和D。这两个SDRAM器件与ADSP-BF533 Blackfin处理器兼容吗？下面来看这两个器件是否满足规范（见表5）。

从表5中可以看出，C器件并不能满足所有的要求：它有两块存储单元（处理器仅支持四块的SDRAM），它支持整页突发模式（而处理器仅支持单字突发）。

另外，可以看到器件D满足所有的要求，因此，可以很好的与ADSP-BF533 Blackfin处理器相互通信。

2.2.2 设置SDRAM控制器

现在已经选择了兼容的SDRAM器件（SDRAM D），下一步就是根据存储器的说明来正确配置SDRAM的控制寄存器（SDRCON），说明见表5。

在处理器硬启动或是软启动后，SDC时钟就被选中。但必需正确配置并且初始化SDC。

为了正确配置SDC来启动SDRAM的上电序列，有很多位需要写入值，包括SDRAM的刷新速率，控制寄存器（EBIU_SDRRC），SDRAM存储块控制寄存器（EBIU_SDBCTL），同时SDRAM的地址空间必须开始传输。

下面简要介绍上面提到的每一个寄存器以及它们的各位的使用。

1.EBIU_SDGCTL

SDRAM存储器的全局控制寄存器（SDGCTL）包含了SDRAM入口的所有可编程的时序和配置。EBIU_SDGCTL各位的描述如图4和图5所示。

那么怎样正确设置SDRAM全局控制器（EBIU_SDGCTL）的值呢？可以根据典型的SDRAM器件用户手册来确定各个位的值。

（1）SCTLE：为了使SDC工作，此位应置位，并在重启后默认为使能。

注意，当采用上述位定义时（SCTLE），在源代码中需要包含文件@@defBF533.h。这个文件在VisualDSP++16-bit工具中，可以在下面目录中找到：

C:\..\AnalogDevices\VisualDSP\Blackfin\include

（2）CL：这个参数定义一个读信号到达到至数据准备好的时间延迟。它并没有跟写信号连接。

（3）CAS LATENCY：一般在说明书有有详细的定义，见表6。

假定外部端口在54MHz的系统时钟下工作，选中的CAS LATENCY是2（CL_2）。

注意，如表5所示，ADSP-BF533支持的最高系统工作频率是133MHz。这个例子选的频率54MHz符合ADSP-BF533 EZ-KIT Lite的默认频率。

注意，一些SDRAM的时序规范（CL，tRAS，tRP等）可能会随着采用的SDRAM的速度等级而产生一些变化。

实例为工作在特定的频率（54MHz）且在一定速度等级（-75）下设置的参数。如果系统时钟频率改变或是SDRAM的速度等级变化的话，这些设置参数都要相应的做些调整。

（4）PASR：当EMREN（扩展模式寄存器使能）被置位时，PASR位（同时还有TCSR位）控制扩展模式寄存器的值。这是为移动低功耗SDRAM（2.5V）准备的。因为SDRAM“D”是一个标准LVTTL（3.3V），故此位应该忽略（PASR_X）。

（5）tRAS：这个参数定义了预充电的RAS延迟，一般在说明书中给出为tRAS。

表7举例说明了一些SDRAM时序，在说明书中都可以找到。从表中可以看到，这个SDRAM器件（速度等级为-75）的tRASmin=44ns。在54MHz时，这个值最小为2.38个时钟周期，因此tRAS应该被设在3个时钟周期（TRAS_3）。

（6）tRP：这个值定义了对于RAS延的预充电参数，一般在说明书里以tRP给出。

从表7中可以看到，速度等级为-75时器件的tRPmin=22ns。在54MHz，这个值最小为1.08个周期，因此tRP应该设置为两个周期（TRP_2）。

（7）tRCD：这个参数定义了第一个从（或是到）SDRAM的读/写到来到块发生动作之间的延迟。它通常被定义为tRCD。

从列表7中可以看到，速度等级是-75的器件的tRCDmin=20ns。在54MHz时，它的最小值是1.08个系统时钟周期。因此，tRCD应该设置为两个周期（TRCD_2）。

（8）TWR：这个参数定义了一个写信号到达到预充电命令的时间延迟。它通常记为tWR。

在表七中可以看到，速度等级是-75的器件其tWRmin=1个时钟周期+7.5ns=26ns。在54MHz时，它值最小为1.4个时钟周期。因此，tWR应设成两个周期（tRW_2）。

注意，tXSR的值与tRAS+tRP的值相等。这是由控制器来确定的。因此，用户必须确定在选择tRAS和tRP值时能够满足tXSR的要求。

如果tRAS+tRP不满足tXSR的要求，tRAS或是tRP应该增加1。一般情况下，增加tRAS的值会使性能更好些，因为控制器很少用到它。

（9）PUPSD：加电启动延迟位是可以选择的，它使加电启动延迟15个系统时钟周期。这对于多处理器系统同时分享一个SDRAM很有用。由于例子是基于ADSP-BF533 EZ-KIT Lite（单处理器系统）的，本位并不需要设置。

（10）PSM：此位定义SDRAM的加电顺序。在说明书的初始化部分有：

“[…] Once the 100 µs delay has been satisfied with at least one COMMAND INHIBIT or NOP command having been applied, a PRECHARGE command should be applied.

[…] Once in the idle state, two AUTO REFRESH cycles must be performed. After the AUTO REFRESH cycles are complete, the SDRAM is ready for Mode Register programming.”

意思是在加电后器件最小的需求为PRE+2×Autorefresh+MRS。

当把此位清零时，控制器产生以下一系列命令：

PRE+8×Autorefresh+MRS

这符合所选的SDRAM上加电时序的要求，因此，此位应该清零（PSM）。

（11）PSSE：加电顺序开始使能位必须被设置成1才使SDRAM的加电顺序有效（PSSE）。

注意，必须要用一个读或写的操作，以使SDRAM地址空间有效，这样才能让外部的SDC访问总线启动SDRAM的加电顺序。

（12）SRFS：当把自刷新SRFS置位时，SDC完成任何一个有效传输后把SDRAM设置为自刷新模式。下一次对SDRAM的访问，执行SDRAM读/写传输时，使其脱离自刷新模式。

这种模式是SDRAM在其他时钟周期中没有访问时，使SDRAM的功耗减到最小。本例不采用这个模式，因此这个位应该清零（SRFS）。

（13）EBUFE：在几个SDRAM并行使用的系统中，并且使用了外部缓冲器，此位应该置位。这对所谓的容性引脚的负载过载（50pF/pin）有效。在这个例子中（ADSP-BF533 EZ-KIT Lite），只有一个SDRAM，也不需要缓冲器（SDRAM引脚电容5pF+10pF(PCB)≈15pF）。因此，此位应该清零（EBUFE）。

（14）FBBRW：快速连续的读/写位（Fast Back-to-Back Read to Write）使SDRAM能连续周期中实现写之后紧接着读。在很多系统中，这是不可能的，因为SDRAM数据引脚关断的时间很长。当此位是0时，在读和写访问之间插入了一个时钟周期。

本例在读和写之间加入了额外的周期，因此，此位应该被清零。

（15）EMREN：只有与移动低功耗SDRAM器件（2.5V）通信时，此位才被置位，否则此位应保持清零。

从SDRAM“D”说明书中可以看到：单电源+3.3V±0.3V供电。因此，这是一个标准SVTTL（3.3V）SDRAM器件，此位应该被清零。

（16）TCSR：当EMREN(Extended Mode Register Enable)被置位时，TCSR位（与PASR位一起）控制写入EMR的值。这是为可移动低功耗SDRAM（2.5V）准备的。因为SDRAM“D”是一个标准LVTTL（3.3V），故此位应该忽略（TCSR）。

（17）CDDBG：此位是用于当外部存储器接口受控于外部控制器时，使SDRAM控制信号使能或是无效。

如果此位置位（=1），当总线允许激活时，这个信号为三态。否则，这些信号在允许时继续驱动。

在这个例子中，控制信号不与外部任何控制器共享，因此，此位应该清零（CDDBG）。

注意，所有保留的信号必须一直被保持在零。

2.EBIU_SDBCTL

SDRAM存储块控制寄存器包含SDRAM外部块规格可编程参数。这是一个16位的寄存器，它的访问时序参数由EBIU_SDGCTL寄存器控制。EBIU_SDBCTL各位的说明见图6所示。

（1）EBE：此位用来使外部SDRAM存储块使能或是无效。当访问外部SDRAM存储块时，此位必须被使能。如果设置非使能，任何对SDRAM地址空间的访问都会产生一个内部的错误。因此此位应该被置位（EBE）。

（2）EBSZ：此位根据采用的SDRAM器的密度和I/O布局决定SDRAM外部存储器尺寸。

在这个例子中，选择的SDRAM（表8所示器件“D”）是16M×16。

因此：EBSZ=16M×16=256Mbit=32MB。

这样，SDRAM外部存储器块大小应设置为32MB（EBSZ_32）。

要了解EBSZ编码的更多细节可以参考SDRAM控制部分的SDRAM配置支持部分：SDRAM

Configurations Supported section of the SDRAM Controller in the External BusInterface Unit chapter of the ADSP-BF533 Blackfin Processor Hardware Reference

注意，虽然能支持的SDRAM外部块容量为16MB，容量更小的器件也可以与ADSP-BF533通信。

在这种情况下，在SDBCTL中外部块的容量应设置为16MB（EBSZ_16），但是用户的代码不能访问超过实际使用的SDRAM大小之外的地址。超过这个范围后地址会循环返回第一个SDRAM存储空间的地址，影响原来已有的数据。

（3）EBCAW：此位决定了SDRAM外部存储块列地址宽度。如前所述（见表5），支持页面大小为512B，1KB，KB和4KB。

计算页面的大小，可采用以下公式：

16 bit SDRAM存储块：页面大小=2(CAW+1)

其中CAW是SDRAM的列地址宽度加1，因为SDRAM存储块的宽度为16位。

如表8所示，器件“D”的列地址宽度为512位（A0-A8）。因此，EBCAW=9位（EBCAW_9）。

从而：

页面大小=2(9+1)=1024=1 KB

在这部分的最后给出了一个关于EBIU_SDBCTL SDRAM控制寄存器编程的例子。

3.EBIU_SDRRC

SDRAM刷新速度控制寄存器（EBIU_SDRRC）提供了一个灵活的机制，可以用来确定自动刷新的时序。

由于加在SDRAM上的时钟信号可变，SDC提供了一个可编程的刷新计数器，其周期是基于由编程写入RDIV寄存器的值来决定，这与SDRAM器件需要的刷新频率及提供的时钟频率一致。关于EBIU_SDRRC各位的描述如图7所示。

RDIV：要写入这个寄存器的值，可以用以下的公式计算：

RDIV=((fSCLK×tREF)/NRA)-(tRAS+tRP)

其中：fSCLK为SDRAM时钟频率；

tREF为SDRAM刷新周期；

NRA为行地址个数；

tRAS为时钟周期中的tRAS；

tRP为时钟周期中的tRP。

本例中，fSCLK是54MHz，刷新计数及行数在表8中可以找到，分别是8K个周期及8K行；刷新周期一般也会列在SDRAM性能列表上，为：64ms，8192 cycle refresh；tRAS和tRP在EBIU_SDGCTL中有定义，分别为2和3周期。考虑到这些RDIV的值可按如下计算：

RDIV=((54MHz×64ms)/8192)-(3+2)=416.87≈416=0x1A0时钟周期。

因此，RDIV应该设置为0x1A0（十六进制）。

一个关于EBIU_SDRRC SDRAM控制寄存器的编程的例子这部分的最后（见图9）。

4.EBIU_SDSTAT

作为对前面提到的SDRAM控制寄存器的一个补充，SDRAM状态寄存器（EBIU_SDSTAT）提供SDRAM控制寄存器的状态信息，根据这些信息可以确定何时来修改SDRAM控制器的参数，或是用于调试。EBIU_SDSTAT各位的描述如图8所示。

SDRAM控制寄存器更多的细节，可以参照ADSP-BF533 Blackfin处理器硬件参考的SDRAM控制器中关于外部总线接口单元这一章（the SDRAM Controller in the External Bus Interface Unit chapter of the ADSP-BF533 Blackfin Processor Hardware Reference）。

根据前面讨论的EBIU_SDGCTL，EBIU_SDBCTL和EBIU_SDRRC寄存器的设置， ADSP-BF533 EZ-KIT Lite的一个编码的例子如图9所示：

从图9中可以看到，SDRAM中任何一个应该清零的位（比如PSM，PUPSD等）都只是简单的忽略掉了，没有包含在上面各位的设置中（注意：寄存器在初始化之前都为0）。

在没有对位定义的情况下，应该按照如图10方式对SDRAM控制寄存器编程。

当这些寄存器都按上面这些值合理配置之后，在执行第一个对外部SDRAM访问时，控制器会先执行一个模式寄存器设置（MRS）命令，用以对外部存储器件初始化，然后执行对SDRAM的访问。

请记住，在MRS命令执行期间，SDRAM的所有寄存器中不可编程的那些对应参数同样被初始化了。突发长度和类型寄存器就是在这个过程中赋值的，硬件连接赋值的突发长度为1，类型为连续模式。至此，用户可以安全地访问SDRAM了。

3 总结

这篇文档以与ADSP-TS201S TigerSHARC and ADSP-BF533 Blackfin处理器通信为例，简单描述了SDRAM的选择指南及配置方法。

表9～表11给出了不同的片上SDRAM控制器特性的概要说明，这些说明适合于所有的ADI DSP和处理器。

为专用的处理器和DSP而制作的表格以及硬件参考手册，同时包括SDRAM说明书，可以帮助用户针对任何硬件系统选择一个合适的存储器件。

参考文献

[1] ADSP-TS201 TigerSHARC Processor Hardware Reference. First Edition, August 2003. Analog Devices, Inc.

[2] ADSP-TS201S TigerSHARC Embedded Processor Preliminary Datasheet. Rev. PrG, Analog Devices, Inc.

[3] ADSP-BF531/ADSP-BF532/ADSP-BF533 Blackfin Embedded Processor Preliminary Datasheet. Rev. PrB,

Analog Devices, Inc.

[4] ADSP-BF533 Blackfin Processor Hardware Reference. Preliminary Revision, March 2003. Analog Devices, Inc.

[5] 128 Mb:x32 SDRAM Datasheet (MT48LC4M32B2). Revision January 2002, Micron Technology, Inc.

[6] 256 Mb:x16 SDRAM Datasheet (MT48LC16M16B2). Revision F January 2003, Micron Technology, Inc.\